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机译:基于古印度吠陀数学的32位乘法器设计用于高速和低功率处理器
Nishant G. Deshpande; Rashmi Mahajan;
机译:基于吠陀数学的高速低功耗处理器32位乘法器设计
机译:基于吠陀数学的高速32位流水线乘法器的FPGA设计,仿真和原型设计
机译:利用适用于密码系统硬件的古代印度吠陀数学设计可逆逻辑数字乘法器
机译:基于古代印度吠陀数学的高速高效N X N位乘法器
机译:使用碳纳米管技术的高速低功耗模2(n)+1乘法器设计。
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机译:基于Vedic数学的32位倍增器设计,用于高速低功耗处理器
机译:FPGA上基于GPHL IO标准的节能型VEDIC乘法器设计
机译:近似的VEDIC乘法器,可提高速度,准确性和功率,面积的减少
机译:高速计算的VEDIC乘数-加速器方案的并发架构
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